考研笔记

第 6 章 名词库

这一页是复习主入口。 目标是把第 6 章的名词收全，并把每个词的边界和适用范围钉死。

每条最多四行：是（定义）／不是（划掉最常见的误解）／易混（成对的对手）／范围（该结论在什么条件下才成立）。

建设进度：✅ 6.1 总线概述　✅ 6.2 总线事务和定时　（全章完整）

6.1.1 总线的基本概念

总线

  • 是：一组能为多个部件分时共享的公共传输线路及其配套协议。
  • 不是：不等于”主板上的铜线”。它同时存在于芯片内、芯片间、机器间。
  • 范围：全章所有机制都是”分时共享”要付的代价。

分时

  • 是：同一时刻只能有一个部件驱动总线。
  • 不是：不限制接收方数量——一次总线传送在电气上天然是广播。
  • 范围：这是电气硬约束，两个三态门同时反向驱动会形成低阻通路。

共享

  • 是：多个部件的接口接在同一组线上。
  • 不是：不要求地址线、数据线根数相同，也不要求与 CPU 字长一致。

主设备（主模块）

  • 是：能发起一次总线事务并控制其全过程的部件。
  • 判据：看谁发出地址。
  • 易混：↔ 从设备。角色按事务定，不按部件定——同一个 I/O 接口可以两者都当。
  • 范围：CPU 不是永远的主设备；DMA 控制器取得总线控制权后就是。

从设备（从模块）

  • 是：被地址选中后响应命令的部件。
  • 范围：主存永远是从设备——它没有发起事务的能力。

数据总线

  • 是：传送”被搬运的内容”的线，双向。
  • 范围：其位数 就是带宽公式里的宽度。

地址总线

  • 是：由当前主设备输出、指向主存单元或 I/O 端口的线，通常单向。
  • 不是：根数与数据总线宽度、CPU 字长都无关。

控制总线

  • 是：传送读/写命令、就绪应答、总线请求允许、时钟复位等信号的线。
  • 不是：整体既不能说单向也不能说双向——各条方向不同。
  • 易混：数据线上的”命令字”是内容，控制线上的”写使能”是动作。

机械特性

  • 是：接插件形状、尺寸、引脚数量与排列。
  • 范围：违反的后果是插不进去。

电气特性

  • 是：电平、驱动能力、阻抗、信号传输速率。
  • 范围：违反的后果是烧芯片。

功能特性

  • 是：每根线传什么信息。
  • 易混：↔ 时间特性。功能管”是什么”，时间管”什么时候有效”。

时间特性

  • 是：信号何时有效、按什么顺序出现、保持多久。
  • 不是：不等于 6.2.2 的”总线定时方式”——后者是前者的一部分内容。
  • 易混：计网物理层叫规程特性（过程特性），内容相同。

总线负载能力

  • 是：总线上能挂多少设备而信号仍可靠。
  • 不是：与带宽无关。
  • 范围：设备越多电气负载越重，可用频率反而下降。

6.1.2 总线的分类

片内总线

  • 是：芯片内部各部件之间的总线，如 CPU 内的寄存器—ALU 通路。
  • 范围：不需要仲裁——争用者设计时已知，由控制器排拍解决。

系统总线

  • 是：连接 CPU、主存、I/O 子系统的总线。
  • 范围：需要仲裁，因为可能有多个主设备。

I/O 总线

  • 是：连接主机与 I/O 控制器/设备的那一段，如 PCIe、USB、SATA。
  • 范围：王道口径归在系统总线之下；有的教材单列为第四类。按题干给的类别数作答。

通信总线

  • 是：计算机与计算机之间、或与远程设备之间的总线。
  • 易混：三层的分界是跨不跨芯片、跨不跨机器。

并行总线

  • 是：多根数据线同时传多位。
  • 不是：不等于”更快”。
  • 范围：提升带宽靠加位宽；受位间到达偏移（skew）与串扰限制，频率提不高。

串行总线

  • 是：用少数（差分）通道高速串行传输。
  • 不是：“一次只传 1 位所以一定慢”是错的。
  • 范围：提升带宽靠加频率、加通道数；现代高速互连几乎全是串行。

单工

  • 是：只能一个固定方向传输。

半双工

  • 是：两个方向都可以，但同一时刻只能一个方向。
  • 范围：切换方向要付转向时间，否则就是三态门冲突。共享并行数据总线天然是半双工。

全双工

  • 是：两个方向同时传输。
  • 范围：必须有两组独立通道，共享总线做不到。

总线复用（地址/数据复用）

  • 是：同一组物理线在不同时间承担不同含义——先传地址、锁存、再传数据。
  • 不是：不提高性能，通常降低单次事务效率。
  • 易混：↔ DRAM 行/列地址复用（3.2.1）。手法相同，对象和协议层次都不同。
  • 范围：目的是省引脚，是典型的用时间换空间。

总线转向（turnaround）

  • 是：数据线从一方驱动切换到另一方驱动时，中间两边都不驱动的空档。
  • 范围：读事务比写事务多一次转向；时序题里可能单独计入周期。

6.1.3 系统总线的结构

单总线结构

  • 是：CPU、主存、全部 I/O 挂在同一条系统总线上。
  • 范围：同一时刻只能有一对设备通信；扩展容易但总线是瓶颈。

双总线结构

  • 是：把 CPU—主存这条最频繁的通路单独拉出来，I/O 退到 I/O 总线经桥接入。
  • 范围：遗留问题是 I/O 数据进主存仍需中转。

三总线结构

  • 是：再拉出一条 DMA 总线，让高速外设直接与主存成块交换。
  • 不是：不能消除主存端口的争用。
  • 范围：三条总线可并行工作；主存端口争用要靠多体交叉（3.2.4）解决。

桥（Bridge）

  • 是：连接两条速率/协议不同的总线的部件，做协议转换、速率匹配、跨时钟域缓冲。
  • 不是：不是”提高总线频率”的手段，本身还引入延迟。

通道

  • 是：具有独立处理 I/O 能力的部件，代替 CPU 管理 I/O 传输。
  • 范围：双总线结构里连接主存总线与 I/O 总线的那一环。

北桥

  • 是：经典主板上挂内存控制器与显卡接口的芯片，离 CPU 近、速率高。
  • 范围：现代已被整体吃进 CPU 芯片——因为它挂的是最需要带宽、最怕延迟的设备。

南桥 / 芯片组

  • 是：挂硬盘、USB、网卡等低速设备的芯片（Intel 称 PCH）。
  • 范围：现代主板上仅存的那颗芯片组干的就是南桥的活。

点对点链路

  • 是：两个部件之间的专用连接，不与第三方电气共享。
  • 范围：不需要总线仲裁；现代 CPU—内存、CPU—显卡都是这种。408 仍用总线抽象讲原理。

6.1.4 常见的总线标准

本节在教材中标 *，属选学。考定位，不考参数。

ISA

  • 是：早期的共享并行扩展总线。
  • 范围：用来理解经典共享并行总线的样本。

PCI

  • 是：共享的、同步定时的并行局部/I/O 总线，地址与数据复用。
  • 范围：需要仲裁（共享拓扑）。

PCIe

  • 是：点对点串行高速互连，按 lane 扩展，分层分组传输，全双工。
  • 不是：不是共享总线，因此不需要总线仲裁。
  • 易混：↔ PCI。差别是拓扑与串并，不是版本新旧。

lane（通道）

  • 是：PCIe 的一条独立收发通道，×1/×4/×8/×16 指通道数。
  • 范围：带宽按 lane 数成倍增加——这是”串行加通道”那条路。

USB

  • 是：面向外部设备的串行总线，由主机组织全部传输。
  • 范围：设备不能主动占用总线。

SATA

  • 是：传统存储设备的串行点对点接口。

NVMe

  • 是：跑在 PCIe 之上的存储命令与队列协议。
  • 不是：不是总线标准，不规定电平和引脚。
  • 易混：「NVMe 比 SATA 快」跨了层——真正的差别是 PCIe 比 SATA 快（传输层）+ 深队列（命令层）。

M.2

  • 是：插槽形状，属机械特性。
  • 不是：不是协议。同一个 M.2 插槽既可能走 PCIe，也可能走 SATA。

DDR（双沿传送）

  • 是：在时钟的上升沿和下降沿各传一次数据，数据率翻倍。
  • 不是：地址/命令没有翻倍，仍只在上升沿采样。
  • 范围：题目给 MT/s 时已含双沿，不要再乘 2。

6.1.5 总线的性能指标

总线宽度

  • 是：数据线的位数 ， 就是一次传送的字节数。
  • 不是：与地址线根数、CPU 字长都无关。

总线时钟频率

  • 是：总线的基本节拍频率，。
  • 易混：↔ 总线工作频率。这一节的失分点几乎全在这一对上。

总线工作频率（传输频率）

  • 是：每秒能完成多少次数据传送。
  • 范围：一次传送占 个时钟时 ；一个时钟传 次时 。

总线传输周期（总线周期）

  • 是：完成一次基本传送所占的时间，可含多个时钟周期。
  • 易混：↔ 总线事务（含一个或多个总线周期）。

总线带宽（峰值带宽）

  • 是：，假设数据线满载不停。
  • 不是：不能直接当 Cache 块填充速度——那要用有效带宽。

有效带宽

  • 是：， 为该事务交付的有效字节。
  • 范围：地址阶段、等待、仲裁、转向都会把它压到峰值之下。

总线利用率

  • 是：。
  • 易混：与流水线效率同构（5.6.4）——分子是上限，分母被开销撑大。

MT/s

  • 是：每秒百万次传送，已经是 。
  • 范围：给了 MT/s 就直接代公式，不要再按 DDR 乘 2。

6.2.1 总线事务

总线事务

  • 是：从主设备请求使用总线，到数据传完并让出总线的全过程。
  • 范围：五阶段 = 请求 → 仲裁 → 寻址 → 传输 → 释放。含一个或多个总线周期。

请求阶段

  • 是：主设备向仲裁器提出使用总线的申请。

仲裁阶段

  • 是：裁定这次总线归谁使用。
  • 不是：仲裁自己不搬任何数据——与「控制部件不生产数据」（5.1.2）同一条判据。
  • 范围：可与前一事务重叠；是否单独计时按题目规定。

寻址阶段

  • 是：主设备给出从设备地址、读写方向和传输长度。

传输阶段

  • 是：一个或多个数据拍。
  • 范围：突发传送时这一段最长，是摊薄开销的地方。

释放阶段

  • 是：撤销控制信息、让出总线。

集中式仲裁

  • 是：由一个中央仲裁器统一裁决。
  • 范围：含链式查询、计数器定时查询、独立请求三种。

链式查询（菊花链）

  • 是：总线允许信号 BG 沿设备串行传播，谁要用谁截留。
  • 范围：线最少（1 根链）；优先级由物理位置决定；链上一环坏，后面全瞎。
  • 易混：与中断判优的链式查询同名同构（5.5.3）。

计数器定时查询

  • 是：仲裁器用计数器广播设备号，编号匹配且有请求的设备应答。
  • 范围：本章相对 5.5.3 唯一新增的一种。每次从 0 起 = 固定优先级；从上次结束处起 = 循环优先级（公平）。
  • 不是：不是最快的——查询过程本身要花时间。

独立请求

  • 是：每个设备有独立的 BR/BG 线，仲裁器用优先权编码器直接选。
  • 范围：线最多（ 根），响应最快，优先级可编程。

分布式仲裁

  • 是：无中央仲裁器，各设备把优先级号送上公共仲裁线同时比较，低者自动撤出。
  • 范围：可扩展性好；每个设备都要带比较逻辑。

循环优先级

  • 是：每次仲裁的起点接着上次结束处，使各设备获得总线的机会均等。
  • 易混：↔ 固定优先级（每次从同一起点）。

单次传送

  • 是：一次事务只传一个数据单元。
  • 范围：每个字都要重付一遍地址阶段开销。

突发传送（Burst）

  • 是：只发首地址和长度，随后连续传多个数据拍，地址按约定递增。
  • 范围：，利用率 ， 越大越接近 1。
  • 易混：突发长度 ≠ Cache 块大小；块更大时要拆成 次事务。

分离事务（Split Transaction）

  • 是：主设备发出请求后立即释放总线，从设备准备好再以新事务送回数据。
  • 不是：不缩短单次访问延迟——对发起者只会更长。
  • 易混：↔ 非阻塞 Cache。分离事务放弃的是总线占用，非阻塞 Cache 放弃的是 CPU 的阻塞等待。
  • 范围：提高的是总线利用率；需要事务标识与队列。

读事务

  • 是：主设备发地址+读命令，从设备驱动数据，主设备采样。
  • 范围：需要数据线转向，比写事务多一次空档。

写事务

  • 是：主设备发地址+写命令+数据，从设备锁存。
  • 范围：不需要转向（地址和数据都由主设备驱动）。

6.2.2 总线定时

总线定时

  • 是：规定主从设备之间如何确认”这一步完成、可进入下一步”。
  • 范围：判据只有一句——有没有公共时钟。

同步定时

  • 是：所有动作参照公共时钟，在约定周期/边沿发生，双方各自数拍子。
  • 范围：控制简单、易流水化；拍数按最慢的从设备定，快设备陪等。
  • 易混：8086 的 T1~T4 是它的标准样本，但不是所有同步总线都恰好四拍。

半同步定时

  • 是：有公共时钟 + 允许用整数个时钟周期延长（插 ）。
  • 范围：题目给三类时归半同步；只给同步/异步两类时归同步——因为公共时钟还在。

异步定时

  • 是：没有公共时钟，靠 REQ/ACK 握手的因果关系推进。
  • 不是：不等于没有时间约束——传播延迟、建立保持、超时机制都还在。
  • 易混：“异步一定更慢”不严谨；设备速度差异大时异步反而快。

等待周期

  • 是：慢设备通过 READY 线要求主设备插入的等待状态，8086 中插在 T3 与 T4 之间。
  • 不是：插了 不会变成异步——它按公共时钟计数。
  • 范围：个数运行时才知道，但每个都是整数个总线时钟。

ALE

  • 是：8086 的地址锁存允许信号，T1 期间通知从设备锁存地址。
  • 范围：408 不考引脚名，知道它对应”寻址阶段”即可。

READY

  • 是：从设备用来表示”尚未准备好”或”已就绪”的信号，决定插几个 。
  • 不是：出现 READY/ACK 不等于异步——判据是它是否在公共时钟边沿采样。

不互锁

  • 是：REQ 与 ACK 都在固定时间后自动撤销，谁也不等谁。
  • 范围：受约束的信号数 = 0。最快、最不可靠。

半互锁

  • 是：REQ 等 ACK 才撤；ACK 固定时间后自撤。
  • 不是：“半”指两个信号里只有一个受约束（1/2），不是各等一半时间。
  • 范围：受约束的信号数 = 1。口诀”主等从，从不等主”说的是撤销条件。

全互锁

  • 是：REQ 等 ACK 才撤，ACK 等 REQ 撤了才撤，即四相握手。
  • 范围：受约束的信号数 = 2。最可靠、最慢。

四相握手

  • 是：REQ↑ → ACK↑ → REQ↓ → ACK↓ 四步闭环。
  • 范围：全互锁的完整过程，顺序是考点。

REQ / ACK

  • 是：异步定时中主设备的请求信号与从设备的回答信号。
  • 不是：ACK 不是 CPU 中断——它是一次硬件事务内部的联络。
  • 易混：DMA 每个数据拍可以有总线级流控，整块传完才用中断通知 CPU。

分离式通信

  • 是：等待期间把总线让给别的事务的通信方式。
  • 不是：与同步/异步不在同一维度——分离式总线内部每一步仍然是同步或异步的。

DQS

  • 是：DDR 的数据选通信号，给接收方提供与数据同源的采样时钟。
  • 不是：不是 ACK。ACK 是”我完成了”，DQS 是”数据在这个边沿有效”。

SDRAM 的「同步」

  • 是：命令在内存时钟边沿采样，READ 到数据出现的 个周期固定且事先已知。
  • 不是：多周期延迟不等于异步——8086 插 也是多周期延迟。
  • 范围：与总线定时的”同步”是同一个词同一个意思，不是术语撞车。

高频范围限定清单

每一条都是”说法 → 它在什么条件下才成立 / 为什么错”。考前扫这一张表。

常见说法范围限定
”总线就是主板上的线”错。片内总线不上主板，主板上也有非总线的点对点链路
”总线上同一时刻只能有一个接收方”错。分时约束的是发送方，接收是广播
”主设备就是 CPU”错。DMA 控制器取得控制权后就是主设备
”主存可以是主设备”错。主存永远是从设备
”挂了多个设备就要仲裁”错。判据是有没有第二个可能的主设备
”地址线单向、数据线双向、控制线双向”前两句对，第三句错。控制线各条方向不同
”数据总线越宽，可寻址空间越大”错。地址空间只看地址线根数与编址单位
”64 位 CPU 就有 64 根地址线”错。三组线根数互相独立
”串行总线一定比并行总线慢”错。带宽 = 位宽 × 频率，串行走加频率那条路
”并行总线频率可以无限提高”错。位间偏移与串扰先撞墙
”全双工可以在一根线上双向同时传”错。必须两组独立通道
”总线复用能提高性能”错。它省引脚，通常降低单次事务效率
”DRAM 行列复用和总线地址/数据复用是一回事”手法相同，对象与协议层次都不同
”片内总线也需要仲裁”错。争用者设计时已知，控制器排拍即可
”总线条数越多越好”错。每加一条要加一套控制与桥
”三总线结构消除了主存争用”错。主存端口仍要排队，要靠多体交叉缓解
”桥可以提高总线频率”错。它做协议转换与速率匹配，还引入延迟
”南桥被吃进了 CPU”错。被吃进去的是北桥，因为它挂的设备最怕延迟
”NVMe 是一种总线标准”错。它是跑在 PCIe 上的命令/队列协议
”PCIe 是共享总线”错。点对点 + 交换，所以不需要仲裁
”M.2 插槽一定走 PCIe”错。M.2 只是插槽形状，也可能走 SATA
”DDR 内存要把地址命令也算双倍”错。只有数据双沿，命令仍单沿
”题目给了 MT/s 还要按 DDR 乘 2”错。MT/s 已经是每秒传送次数
”算总线带宽要用 CPU 主频”错。用总线自身的传输频率
”总线时钟频率就是传输频率”只在”每个时钟传一次”时成立
”峰值带宽就是 Cache 块填充速度”错。要扣掉地址阶段与首字延迟
”有效带宽 = 峰值带宽 × 拍数”错。有效带宽 = 有效字节 / 总时间
”仲裁阶段也在传数据”错。仲裁只定谁用
”链式查询优先级可以随时改”错。由物理位置决定，改要重新接线
”独立请求最省线”错。它最费线（ 根），但最快最灵活
”计数器定时查询一定是固定优先级”错。从上次结束处继续计数即为循环优先级
”突发传送每拍都要重发地址”错。只发首地址，后续按约定递增
”突发长度就是 Cache 块大小”错。块更大时要拆成多次事务
”分离事务能缩短单次读延迟”错。它提高的是总线利用率，延迟只会更长
”读事务和写事务时间一样”不一定。读多一次数据线转向
”总线周期和机器周期有固定倍数”错。分属两条链，只在访存处交汇
”插入等待周期的是异步总线”错。 按公共时钟计数，仍是同步框架
”出现 READY/ACK 就是异步”错。判据是是否在公共时钟边沿采样
”异步总线一定比同步慢”错。设备速度差异大时异步更快
”异步总线没有任何时间约束”错。传播延迟、建立保持、超时都还在
”半互锁是双方各等一半时间”错。半指受约束的信号数是 1/2
”全互锁只要 REQ 和 ACK 同时有效”错。还要按顺序撤销，形成四相闭环
”SDRAM 用异步握手”错。S = Synchronous，命令按内存时钟采样
”多周期延迟说明是异步”错。8086 插 也是多周期延迟
”DQS 是从设备的 ACK”错。它是数据选通，属同步接口的时钟分发
”同步总线所以 CPU 必须原地干等”错。由 CPU 微结构决定，与总线定时无关
”异步总线所以 CPU 可以去做别的”错。同上，五级顺序流水线照样停
”分离式通信是第四种定时方式”它与同步/异步不在同一维度

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